복잡한 Verilog 설계 문제에서 하드웨어 LLM 에이전트를 RTL 전문 파인튜닝 없이 개선하는 Trace2Skill 테스트 타임 스케일링 프레임워크를 제안했다. 롤아웃 추적에서 성공·실패 패턴을 채굴해 에이전트의 자연어 기술을 진화시키는 오라클-변이자-선택자 루프를 사용한다. 밀집 검증기 피드백과 결합하여 이전에 해결 불가능한 과제에서도 돌파구 성과를 달성하며 일반 EDA 작업으로 확장 가능하다.
- •RTL 특화 파인튜닝 없이 에이전트의 자연어 기술을 진화시켜 하드웨어 LLM 에이전트를 개선하는 Trace2Skill 프레임워크 제안
- •롤아웃 추적에서 성공·실패 패턴을 채굴하고 오라클-변이자-선택자 루프로 작업 특화 기술 생성
- •밀집 검증기 피드백으로 기술 진화와 에이전트 실행을 안내하며 희소 패스/실패 레이블 한계 극복
- •고파인코딩 에이전트와 최전선 코딩 에이전트도 실패한 과제에서 돌파구 성과 달성
Trace2Skill: Verifier-Guided Skill Evolution for Long-Context EDA Agents
- 1.Trace2Skill: 복잡한 Verilog 설계 문제를 해결하는 하드웨어 LLM 에이전트를 위한 테스트 타임 스케일링 프레임워크
- 2.롤아웃 트레이스를 마이닝하여 성공/실패 패턴을 태스크 특화 스킬로 진화시켜 후속 검색 및 복구를 안내
- 3.파인튜닝이나 RTL 전문 모델 학습 없이 기존 CVDP 에이전트가 실패하는 어려운 태스크에서 태스크 통과율 실질적 향상
- 4.로지코가 진닥 스타터 에이전트와 프론티어 코딩 에이전트를 타파하는 태스크에서도 싌시 돌파구 (breakthrough passes) 달성
왜 중요한가?
모델 재학습 없이 테스트 타임 스케일링만으로 하드웨어 설계 에이전트의 성능을 획기적으로 높인 접근은 EDA 자동화뿐 아니라 검증 가능한 다른 도메인의 에이전트 설계에도 적용 가능한 범용 전략이다.
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본문 미리보기
arXiv:2605.21810v1 Announce Type: new Abstract: Complex Verilog Design Problems (CVDP) challenge hardware LLM agents because solving them requires localizing verifier-relevant RTL, testbenches, include paths, and build dependencies inside large repository snapshots, making precise edits, and recovering from sparse hidden-verifier failures. We present Trace2Skill, a test-time scaling framework that improves a hardware agent without RTL-specialized model fine-tuning. Rather than training a new mo
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