HAETAE on a Diet: Less Stack, Less Time on Low-End Microcontrollers↗ (원문, 새 창)

격자 기반 서명 HAETAE는 ML-DSA보다 공개키와 서명이 짧지만, 기준 구현의 서명 스택이 Cortex-M4에서 158KiB에 달한다. CHES'26에서 발표된 Low-Stack HAETAE는 이를 5.7~5.9KiB로 줄였지만, 비밀키와 서명 버퍼가 같은 SRAM을 공유하는 실제 IoT 환경에서는 여전히 8,718바이트가 필요하고 가우시안 재생성으로 서명 시간이 최대 2.6배 늘어난다. 이 논문은 32비트 작업 다항식을 16비트로 저장하고 소비 시점에만 모듈로 2q로 끌어올리며, 겹치지 않는 수명의 객체끼리 버퍼를 공유하게 하고, 서명 버퍼의 여유 공간에 1세대의 수락 결정과 CDT 순위를 기록해 가우시안 재생성 없이 복원하는 방식으로 스택 사용량을 추가로 줄였다. 8KiB SRAM만 쓰는 ATmega2560 하드웨어에서 HAETAE-2 키 생성·서명·검증을 단일 C 펌웨어로 실행해 총 8,070바이트를 사용했으며, 이는 8KiB 이내에서 동작하는 최초의 표준화 트랙 PQC-DSA 구현이다.

• HAETAE 기준 구현의 서명 스택이 Cortex-M4에서 158KiB에 달해 Low-Stack HAETAE(CHES'26)가 5.7~5.9KiB로 축소
• 32비트 작업 다항식을 16비트로 저장, 소비 시점에만 모듈로 2q로 끌어올려 추가 가우시안 재생성 없이 스택 절감
• 서명 버퍼 여유공간에 1세대 수락 결정·CDT 순위를 기록해 가우시안 재생 및 캐싱으로 재계산 축소
• 8KiB SRAM의 ATmega2560에서 HAETAE-2 키생성·서명·검증을 총 8,070바이트로 실행, 8KiB 이내 최초 표준화 PQC-DSA 구현
• Low-Stack HAETAE 대비 스택 사용량 최대 34% 감소, 키생성·서명 속도 1.18~2.51배 향상