LLM이 생성하는 RTL(레지스터 전송 수준) 하드웨어 코드는 기능 정확성은 빠르게 개선되고 있지만, 보안 취약점은 배포 후 패치가 불가능한 실리콘 특성상 소프트웨어보다 훨씬 위험하다. 연구팀은 5개 CWE 취약점군과 4개 하드웨어 언어(Verilog·SystemVerilog·VHDL·Python)에 걸친 392개 과제로 구성된 벤치마크 SECRTL-GEN을 구축해 5개 최신 LLM을 평가한 결과, 일반 프롬프트로는 기능 테스트 통과율이 73~79%인 반면 보안 테스트 통과율은 14~35%에 그쳤고 기능이 뛰어난 모델일수록 보안이 강한 것도 아니었다. 명세서에 보안 요건이 암묵적으로 누락된 것이 근본 원인임을 확인한 연구팀은, LLM이 명세에서 기능-의미 그래프를 추출하면 기호 추론 엔진이 CWE 패턴과 대조해 누락된 보안 요건을 찾아내고 이를 반영해 코드를 재생성하는 신경-기호 프레임워크 'RTL-Obliger'를 제안했다. 이 방법은 기존 보안 생성 기법 대비 전체 통과율을 49.6~51.4%에서 61.6%로 끌어올렸다.

• •LLM 생성 RTL 코드, 기능 통과율 73~79% 대비 보안 통과율은 14~35%로 큰 격차
• •392개 과제·5개 CWE군·4개 HDL로 구성된 보안 벤치마크 SECRTL-GEN 공개
• •명세서에 보안 요건이 암묵적으로 누락된 것이 근본 원인, 기능 우수 모델도 안전하지 않음
• •신경-기호 프레임워크 'RTL-Obliger'로 전체 통과율 49.6~51.4%→61.6% 개선