연구진은 격자 기반 양자내성암호 하드웨어에서 면적을 크게 차지하는 수론 변환(NTT) 가속기를 개선한 FoldNTT를 제시했다. Falcon/FN-DSA용 소수 q=12289를 대상으로 기존 공개된 radix-2 CFNTT 가속기(TCHES 2022)를 재설계해 버터플라이당 곱셈기를 3개에서 1개로 줄이고 저장되는 트위들 상수도 약 절반으로 줄였다. Proth 형태의 소수 구조를 이용해 모듈러 감산을 시프트-덧셈 폴드로 대체했으며, 비트 반전된 트위들 테이블의 대칭성을 활용해 곱셈기 없이 테이블 절반을 유도했다. 공개된 RTL을 수학적으로 검증하는 과정에서 역변환 단계의 버그도 발견해 수정했다. Artix-7 FPGA에서 버터플라이당 DSP48을 3개에서 1개로, 저장 트위들 비트를 50% 줄이면서 전체 코어 최대 클럭 저하는 약 4%에 그쳤다.
- •격자 기반 PQC 하드웨어의 NTT 가속기를 재설계한 FoldNTT 제시
- •Falcon/FN-DSA용 소수 q=12289에서 버터플라이당 곱셈기 3개→1개로 축소
- •트위들 테이블 대칭성 활용해 저장 상수량 약 절반으로 감소
- •공개 RTL 검증 중 역변환 단계 버그 발견 및 수정
- •Artix-7에서 DSP48 사용량 3분의 1, 클럭 저하는 약 4%에 불과
0단 자동
AI가 규칙대로 쓰고 그대로 게시했습니다. 사람이 따로 보지 않았습니다.
- 규칙 판
- 규칙 판 도입 이전 기사입니다.
- 남기는 것
- 규칙 판 · 모델 · 시각
- 판 기록
- 아직 없습니다.
FoldNTT: A Multiplier- and Twiddle-Lean NTT Core with Formally Verified Arithmetic for Proth Primes
- 1.Falcon/FN-DSA(q=12289)용 NTT 가속기를 재설계, 버터플라이당 곱셈기를 3개에서 1개로 축소
- 2.트위들 상수 저장량을 약 절반으로 감소, Proth 소수 형태(q=3*2^12+1)로 모듈러 축소를 시프트-덧셈 연산화
- 3.공개된 RTL 검증 중 역변환 버그(단계별 halving 누락으로 2^10배 값 반환) 발견 및 수정
- 4.SMT·SymbiYosys 정형검증과 뮤테이션 테스트로 산술 블록 정확성 입증, Artix-7에서 DSP 3→1, Fmax 손실 약 4%
왜 중요한가?
격자 기반 포스트퀀텀 서명(Falcon/FN-DSA)의 하드웨어 구현에서 면적 대부분을 차지하는 NTT 가속기를 정형검증까지 거쳐 경량화한 오픈 하드웨어 결과로, PQC 하드웨어 채택 비용을 낮추는 데 기여한다.
본문 미리보기
arXiv:2609.06412v1 Announce Type: new Abstract: Hardware for lattice-based post-quantum cryptography spends a large share of its area on the number-theoretic transform (NTT), dominated by modular multipliers and twiddle storage. FoldNTT is a redesign of the released radix-2 CFNTT accelerator (TCHES 2022) for the Falcon / FN-DSA prime q = 12289 with one hardware multiplier per butterfly instead of three and about half the stored twiddle constants. The Proth shape q = 3*2^12 + 1 turns modular red
전체 내용이 궁금하다면?
원문을 직접 읽어보세요
이 글이 만들어진 과정
- 11:24AI 초안
