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Architectural Leakage Analysis of Masked Cryptographic Software on RISC-V Cores
- 1.OoO(비순차) RISC-V 프로세서의 미세 실행 트레이스를 분석해 마스킹 보호의 반이상로을 체계적으로 밝혀낸 방법론 제시
- 2.레지스터 가명로 인한 'RIL'과 투기적 명령어 발행으로 인한 'IEW 발행 누출' 두 대표 미세아키텍처 누출 유형 정의
- 3.마스킹된 PRESENT 암호에서 레지스터 전이로 인한 누출 571건을 실제 검출
- 4.투기적·동적 스케줄링이 PINI(프로브 격리 무간섭성) 보장을 무력화함을 실험적으로 입증
왜 중요한가?
이론적으로 안전하다고 증명된 마스킹 대응책이 현대 비순차 실행(OoO) 프로세서의 레지스터 재명명·투기적 실행 같은 마이크로아키텍처 동작 때문에 실제로는 비밀 공유가 재결합될 수 있음을 보여, 암호 구현 검증이 알고리즘뿐 아니라 하드웨어 수준까지 함께 이뤄져야 함을 시사한다.
본문 미리보기
Software masking---particularly through threshold implementations---has long been regarded as a foundational defense mechanism against side-channel attacks. These schemes enforce the principles of non-completeness and uniformity, offering provable first-order resistance even under realistic leakage assumptions. However, such assurances were primarily developed under the simplified assumption of scalar or in-order execution, where instruction flow and data dependencies are well-behaved and predic
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